设计软件 HDL Verifier™

验证FPGA

核实VHDL和Verilog使用HDL模拟器和FPGA在这圈测试benchesHDL Verifier™自动地引起试验台Verilog®和VHDL®设计证明的。您能使用MATLAB®或Simulink®直接地刺激您的设计然后分析它的与Xilinx®和Intel® FPGA委员会的反应使用HDL cosimulation或FPGA在这圈。这种方法消除需要创作独立Verilog或VHDL试验台.HDL检验器也引起在从Cadence®，辅导者Graphics®天然地重复利用MATLAB和Simulink模型和Synopsys®的模拟器的组分。这些组分可以使用作为证明验查员模型或作为刺激在更加复杂的试验台环境例如使用普遍证明方法学的那些(UVM)